AC Verilog Design Flow
Проектируйте, реализуйте и проверяйте модули Verilog/SystemVerilog с помощью разработки на основе спецификаций, самопроверяемых тестовых стендов и автоматизированных рабочих процессов симуляции. Поддерживает симуляторы Synopsys VCS, Cadence Xrun, Icarus Verilog и статический синтаксический анализатор slang. Используйте, когда пользователю нужно писать модули Verilog, проектировать цифровые схемы, создавать счетчики/FSM/интерфейсы, симулировать и проверять проекты или анализировать VCD-волны.
машинный переводПоказать оригиналСкрыть оригинал«Design, implement, and verify Verilog/SystemVerilog modules with spec-…»
Design, implement, and verify Verilog/SystemVerilog modules with spec-driven development, self-checking testbenches, and automated simulation workflows. Supports Synopsys VCS, Cadence Xrun, Icarus Verilog simulators, and slang static syntax checker. Use when the user needs to write Verilog modules, design digital circuits, create counters/FSMs/interfaces, simulate and verify designs, or analyze VCD waveforms.
Проектируйте, реализуйте и проверяйте модули Verilog/SystemVerilog с помощью разработки на основе спецификаций, самопроверяемых тестовых стендов и…
Как процесс C 58/100 · Есть пробелы — слабые места: входы и предусловия, согласованность, повторный запуск
Как улучшить
- Свои кейсы (evals/evals.json, 4–6 реальных запросов с ожидаемыми ответами): тогда полная проверка прогонит именно их, а не черновик от модели.
- spec.yaml с триггерными фразами и утверждениями — контракт поведения для CI; `skilltest init` создаст шаблон.
Находки guard · 0
✓ Критических и высоких находок нет
Просканировано файлов: 5. Улики замаскированы. Пометки в серых чипах объясняют, почему серьёзность понижена.
По спецификации Agent Skills
- предупреждение
name-formatname должен быть в kebab-case (строчные буквы, цифры, дефисы)
Процессный рейтинг: все десять параметров 58/100
- 0Входы и предусловия. Не сказано, что нужно иметь на входе
- 30Повторный запуск. Изменяющих операций: 5, без проверки текущего состояния
- 40Согласованность. Имя во frontmatter (Verilog Design Flow) не совпадает с папкой (verilog-design)
- 50Ошибки и развилки. Развилок: 0, есть раздел про ошибки
- 60Инструменты и файлы. Используются инструменты (python), но во frontmatter они не объявлены
- 60Результат и критерий готовности. Формат результата описан, критерия завершения нет
- 70Когда включается. Сказано, когда применять, но не сказано, когда не стоит
- 85Шаги. Шагов: 68, расплывчатых формулировок: 1
- 100Стоимость исполнения. Тело инструкции 2675 токенов
- 100Отчётность по ходу. Скилл сообщает о ходе работы
- medium Правила безопасности и запреты внутри скилла: их место в системном промпте, здесь они не защищают
- low Ответ описан самодельной разметкой (6 тегов): типизированный вызов надёжнее
Всё перечисленное измерено по тексту скилла, а не оценено моделью: цифры проверяемы. Вес параметра тем больше, чем чаще из-за него процесс встаёт.
Сигналы качества
- +5В description нет примеров фраз, по которым скилл должен срабатывать
- +4Описание не говорит, когда скилл НЕ применять (ложные срабатывания)
- +1Лицензия не указана
- +2Инструкции на одном языке
- +3Длина description 412 символов: достаточно сигнала, не съедает бюджет
- +4Структура: 31 заголовков
- +3Пошаговые инструкции: 68 пунктов
- +3Формат ответа описан явно
- +4Есть примеры (13 блоков кода)
- +4Справочные файлы упоминаются в инструкциях (1 из 1)
- +3Все 2 скриптов описаны в инструкциях
База качества 70; замечания lint вычитаются, сигналы прибавляют до 100. Итог: 89.